Lab CMOS PLL Circuit and System Design

Worum geht's

Du entwirfst und verifizierst ein integriertes CMOS-Phase-Locked-Loop (PLL) System. Am Ende kannst du eine geeignete PLL-Topologie auswählen, das System auf System- und Transistorebene modellieren und die Schaltungsblöcke mit Cadence bis zur Simulation und Leistungsbewertung implementieren.

Was du danach kannst

• Auswahl und Analyse einer zertifizierten PLL-Topologie nach Vorgabe
• System- und Schaltungsmodellierung mit Matlab oder LTspice
• Entwurf von CMOS-Schaltungsblöcken auf Transistorebene in Cadence
• Simulation und Extraktion von Leistungskennwerten (Funktionalität, Stabilität, Jitter)
• Bewertung von Nichtidealitätseffekten
• Dokumentation und Präsentation des Entwurfs

Aus was das Modul besteht

• LaborpraktikumZentrales Element: eigenständiger PLL-Entwurf, Simulation und Messung
• PräsentationVorstellung des Entwurfs und der Ergebnisse in einem 10-minütigen Vortrag (5 Minuten pro Gruppenmitglied)
• Schriftlicher BerichtDokumentation des Entwurfs und der Messergebnisse in einem 10–15-seitigen Bericht

Lehrmethode

• Praktische LaborarbeitVerbindung von theoretischem Wissen mit praktischem Schaltungsentwurf
• Teilbetreutes ArbeitenFördert eigenständiges Abschließen des PLL-Entwurfs unter Anleitung
• Nutzung von EDA-Tools (Matlab, LTSpice, Cadence)Ermöglicht Modellierung, Schaltungsentwurf und Simulation auf System- und Transistorebene